Il collo di bottiglia degli acceleratori AI si sposta a valle, nel tessuto di vetro e nella 3D DRAM

Nittobo sta triplicando la capacità della sua fabbrica a Fukushima, in Giappone. Ma il nuovo approvvigionamento non raggiungerà il mercato prima della metà del 2027, ha riportato Tom's Hardware il 9 marzo. I prezzi del materiale sono aumentati tra il 20 e il 30%, e i tempi di consegna per i laminati a base di rame a valle si sono allungati da 8 a 10 settimane normali a oltre 20.

Il T-glass è un tessuto di vetro a basso CTE utilizzato nel nucleo organico dei substrati IC, lo strato di interconnessione tra un chip e la sua scheda a circuito stampato. Mantiene dimensionalmente stabili i grandi pacchetti di chip ad alto calore, un aspetto sempre più rilevante man mano che i processori AI diventano più grandi e operano a temperature più elevate. L'E-glass, l'alternativa più economica, viene utilizzata principalmente in chip di fascia inferiore come microcontrollori e vecchi processori mobili. Per l'imballaggio massivo 2.5D e 3D, il T-glass è l'opzione preferita. Questa combinazione di proprietà e limitata sostituibilità trasforma un materiale di nicchia in un punto critico della catena di approvvigionamento. La carenza è acuta a causa di chi guida la domanda. Gli iperscaler stanno ordinando pacchetti di chip sempre più grandi che richiedono più T-glass per unità.

Secondo i dati di Nvidia citati da Tom's Hardware, le dimensioni degli interposer sono passate da 814 mm² per l'architettura Hopper a 1.700 mm² per Blackwell, un aumento del 109%, con Rubin e Feynman che scalano ulteriormente. "Con l'offerta di T-glass ancora più vincolata ora, i fornitori non forniscono più i tempi di consegna", ha dichiarato Bill Ho, analista di Yuanta, alla pubblicazione.

La sostituzione non è semplice. Bilal Hachemi, analista di Yole Group che monitora la catena di approvvigionamento dei substrati IC, ha affermato che il T-glass "ha valori di dielettrico e CTE specifici che funzionano meglio per i chip AI, specialmente per il nucleo organico". Ha aggiunto che l'industria dei substrati ha storicamente operato con margini sottili, quindi anche moderati aumenti della domanda possono innescare carenze.

La risposta di Nittobo va oltre Fukushima. Sta raddoppiando la capacità di filato grezzo nella sua fabbrica a Taiwan e importando filato in Giappone per la produzione di tessuto, e ha stretto un accordo di collaborazione con Nanya Plastics per esternalizzare alcune operazioni di tessitura. Entro il 2027, circa il 20% del tessuto di vetro di Nittobo dovrebbe essere tessuto da Nanya, un concorrente, il che dà un'idea di quanto sia teso il mercato. Bank of America stima che il segmento dei materiali elettronici di Nittobo quasi raddoppierà le vendite da 40.900.000.000 di yen (266.000.000 di dollari) nel 2025 a 87.700.000.000 di yen entro marzo 2028, con margini operativi che si avvicinano al 48%.

Nel frattempo, i progettisti di acceleratori stanno attaccando il muro della memoria da un'altra direzione. A Hot Chips 2026, d-Matrix ha presentato Raptor, un acceleratore 3D-DRAM per l'inferenza generativa che impila un die logico TSMC N4 sopra un die 3D DRAM utilizzando un impilamento faccia a faccia di 36 um, secondo ServeTheHome. L'azienda dimensiona un rack scale-up da 72 schede per ospitare un modello di frontiera come Kimi K3 con contesto da 1M, con 32GB per scheda utilizzando pesi a 4 bit e una cache KV a 8 bit.

L'argomento a favore dell'impilamento verticale è l'energia. La SRAM on-die costa circa 50 fJ, mentre i sistemi HBM4 2.5D operano nell'intervallo di 2,5 a 5 pJ quando viene inclusa l'energia a livello di chip. L'IO 3D verticale si attesta intorno a 0,3 a 0,4 pJ, circa 10 volte inferiore rispetto all'HBM, perché è un percorso millimetrico senza PHY piuttosto che una rotta di interposer centimetrica. d-Matrix cita un limite di banda pratica di circa 20 TB/s per i pacchetti HBM4.

Microsoft sta prendendo una rotta diversa con Maia 200. Il chip da 3nm incorpora 140.000.000.000 di transistor, 6 stack di HBM3e, 7TB/secondo di banda HBM, 10.000 TFLOPS di prestazioni FP4 e un TDP di 750 Watt, ha riportato ServeTheHome dalla stessa conferenza. Non ha rete scale-out, solo scale-up, con 128 rack e 6.000 chip nella configurazione dimostrata.

Le attività di ricerca puntano più lontano. Stanford, Carnegie Mellon, Penn, MIT e SkyWater Technology hanno costruito il primo chip 3D monolitico in una fonderia statunitense, con il prototipo che supera i chip 2D comparabili di circa un fattore quattro, e simulazioni di design più alti che mostrano un miglioramento fino a dodici volte sui carichi di lavoro AI, secondo Stanford Engineering.