Le goulot d'étranglement des accélérateurs IA se déplace vers le tissu de verre et la DRAM 3D

Nittobo triple sa capacité de production dans son usine de Fukushima, au Japon. Mais ces nouvelles livraisons n'atteindront le marché qu'à la mi-2027, selon un rapport de Tom's Hardware du 9 mars. Les prix du matériau ont augmenté de 20 à 30 %, et les délais pour les laminés cuivre-époxy en aval sont passés d'un délai normal de 8 à 10 semaines à plus de 20 semaines.

Le T-glass est un tissu de verre à faible coefficient de dilatation thermique (CTE), utilisé dans le cœur organique des substrats de circuits intégrés. Cette couche d'interconnexion relie la puce à sa carte de circuit imprimé. Il maintient la stabilité dimensionnelle des boîtiers de puces volumineux et très chauds, ce qui devient crucial au fur et à mesure que les processeurs IA s'agrandissent et chauffent davantage. Le E-glass, une alternative moins chère, est principalement utilisé dans les puces d'entrée de gamme comme les microcontrôleurs et les anciens processeurs mobiles. Pour l'emballage massif 2.5D et 3D, le T-glass est la solution de prédilection. Cette combinaison de propriétés et le manque d'alternatives transforment un matériau de niche en point de blocage de la chaîne d'approvisionnement. La tension s'explique par la demande. Les hyperscalers commandent des boîtiers de plus en plus grands, nécessitant davantage de T-glass par unité.

D'après des données Nvidia citées par Tom's Hardware, la taille des interposers est passée de 814 mm² pour l'architecture Hopper à 1 700 mm² pour Blackwell, soit une hausse de 109 %, avec un agrandissement prévu pour Rubin et Feynman. "Avec l'offre de T-glass de plus en plus contrainte, les fournisseurs ne fournissent plus de délais", a déclaré Bill Ho, analyste chez Yuanta, à la publication.

Le remplacement n'est pas simple. Bilal Hachemi, analyste chez Yole Group qui suit la chaîne d'approvisionnement des substrats de CI, a indiqué que le T-glass possède des valeurs diélectriques et de CTE spécifiques qui conviennent mieux aux puces IA, en particulier pour le cœur organique. Il a ajouté que l'industrie des substrats fonctionne historiquement avec de faibles marges, si bien que même des pics de demande modérés peuvent déclencher des pénuries.

La réponse de Nittobo va au-delà de Fukushima. L'entreprise double sa capacité de fil brut dans son usine de Taïwan et importe du fil au Japon pour la fabrication du tissu. Elle a également conclu un accord de collaboration avec Nanya Plastics pour sous-traiter une partie du tissage. D'ici 2027, environ 20 % du tissu de verre de Nittobo devrait être tissé par Nanya, un concurrent, ce qui donne une idée de la tension du marché. Bank of America estime que le segment des matériaux électroniques de Nittobo verra ses ventes presque doubler, passant de ¥40,9 milliards (266 millions de dollars) en 2025 à ¥87,7 milliards d'ici mars 2028, avec des marges opérationnelles approchant les 48 %.

Entre-temps, les concepteurs d'accélérateurs attaquent le mur de la mémoire par une autre direction. Lors de Hot Chips 2026, d-Matrix a présenté Raptor, un accélérateur DRAM 3D pour l'inférence générative. Il empile un die de logique TSMC N4 sur un die DRAM 3D en utilisant un empilement face à face de 36 um, rapporte ServeTheHome. L'entreprise dimensionne un rack de 72 cartes pour héberger un modèle de pointe comme Kimi K3 avec un contexte de 1 M, en utilisant 32 Go par carte avec des poids en 4 bits et un cache KV en 8 bits.

L'argument en faveur de l'empilement vertical est l'énergie. La SRAM sur puce coûte environ 50 fJ, tandis que les systèmes HBM4 2.5D fonctionnent dans une plage de 2,5 à 5 pJ lorsque l'énergie au niveau de la puce est incluse. L'IO 3D vertical se situe autour de 0,3 à 0,4 pJ, soit environ 10 fois moins que le HBM, car c'est un chemin PHY-less à l'échelle du millimètre plutôt qu'une route interposeur à l'échelle du centimètre. d-Matrix cite une limite de bande passante pratique d'environ 20 To/s pour les paquets HBM4.

Microsoft emprunte une voie différente avec Maia 200. La puce 3 nm porte 140 milliards de transistors, 6 piles de HBM3e, une bande passante HBM de 7 To/s, des performances FP4 de 10 000 TFLOPS et une TDP de 750 watts, a rapporté ServeTheHome lors de la même conférence. Elle ne dispose pas de réseau scale-out, uniquement de scale-up, avec 128 racks et 6 000 puces dans la configuration démontrée.

Les efforts de recherche pointent plus loin. Stanford, Carnegie Mellon, Penn, MIT et SkyWater Technology ont construit la première puce 3D monolithique dans une fonderie américaine. Le prototype surpasse les puces 2D comparables d'un facteur d'environ quatre, et les simulations de conceptions plus hautes montrent une amélioration allant jusqu'à douze fois sur les charges de travail IA, selon Stanford Engineering.