AI 数据中心加速器内幕：RISC-V 核心、T-glass 短缺与 3D DRAM

SiFive 长期以设计 RISC-V CPU 核心闻名，其他公司将这些核心集成到 AI 芯片中。本周该公司表示，将授权一套完整的机器学习加速器。据 The Register 报道，Intelligence XM 系列由四个 SiFive Intelligence X RISC-V CPU 核心组成集群，并连接自研的矩阵运算引擎。

SiFive 英国高级副总裁兼总经理 John Ronco 告诉 The Register，部分客户仍希望自行构建硬件，但另一些客户“希望从 SiFive 获得一站式服务”。该公司早期的做法是将自家 CPU 核心与第三方矩阵引擎并列，例如谷歌的张量处理单元。XM 集群改变了这一模式：SiFive 现在提供完整的加速器设计，供客户定制后送往晶圆厂。

单个集群的实际性能

每个基础 XM 集群通过一致性集线器接口支持最高 1TB/s 的内存带宽。SiFive 预计，每吉赫兹可提供最高 16 TOPS 的 INT8 或 8 teraFLOPS 的 BF16 性能。

每吉赫兹的数据可能具有误导性，因为这不是成品芯片。最终性能取决于客户部署的集群数量、连接方式、芯片上的其他模块，以及功耗和散热预算。Ronco 预计大多数设计将使用四到八个集群。在 1GHz 时钟下，这相当于 4 到 8TB/s 的峰值内存带宽，以及最高 32 到 64 teraFLOPS 的 BF16 性能。英伟达 H100 的稠密 BF16 算力接近 1 petaFLOPS，这种对比对英伟达有利。但对于推理这类受带宽限制的工作，FLOPS 并非唯一指标。Ronco 表示，XM 集群可能不会大量用于 AI 训练。

规模是未解的问题。Ronco 不愿透露该设计的扩展极限，The Register 指出制程工艺和芯片面积将设定上限。该公司的产品幻灯片显示，512 个 XM 集群是可行的。在 1GHz 且无散热或功耗限制的情况下，这大约相当于 4 petaFLOPS 的 BF16 矩阵算力。英伟达最高规格的 Blackwell GPU 标称 2.5 petaFLOPS 的 BF16 性能。

SiFive 还表示，将发布 SiFive Kernel Library 的开源参考实现，以降低 RISC-V 的采用门槛。其 CEO Patrick Little 在一份声明中称，公司向“七巨头”中的五家提供基于 RISC-V 的芯片设计，该群体包括微软、苹果、英伟达、Alphabet、亚马逊、Meta 和特斯拉。The Register 指出，它怀疑这些芯片并非全部涉及 AI。

无人关注的封装瓶颈

设计是一回事，材料是另一回事。据 Tom's Hardware 报道，日本公司 Nittobo 控制着全球约 90% 的特种玻璃纤维布供应，这种布称为 T-glass，存在于每一颗先进 AI 芯片的封装中。T-glass 是一种低 CTE 玻璃布，用于 IC 基板的有机芯层，即芯片与印刷电路板之间的互连层。它确保大型、高温的芯片封装在密度增加时保持尺寸稳定。

需求已超过供应。Nittobo 正在将福岛工厂的产能提高三倍，但新增产量要到 2027 年年中才能进入市场。价格已上涨 20% 到 30%，铜箔层压板等下游材料的交货周期从正常的 8 到 10 周延长至 20 周以上。元大分析师 Bill Ho 告诉 Tom's Hardware：“T-glass 供应现在更加紧张，供应商已不再提供交货周期。”

替代 T-glass 并不简单。跟踪 IC 基板供应链的 Yole Group 分析师 Bilal Hachemi 表示，这种材料“具有特定的介电常数和 CTE 值，更适合 AI 芯片，尤其是有机芯层”。基板行业利润微薄，因此即使需求温和上升也可能引发短缺。Hachemi 说：“增层材料、ABF 材料或 T-glass 的需求增加都可能造成潜在短缺，因为这违背了行业的基本规律。”

超大规模厂商订购越来越大的封装，加剧了这一问题。根据 Tom's Hardware 引用的英伟达数据，中介层尺寸从 Hopper 的 814mm2 增长到 Blackwell 的 1,700mm2，增幅 109%，Rubin 和 Feynman 世代将进一步扩大。美国银行估计，Nittobo 电子材料部门的销售额将从 2025 年的 409 亿日元（约合 2.66 亿美元）增长到 2028 年 3 月的 877 亿日元，几乎翻倍，营业利润率接近 48%。

Nittobo 正在将台湾工厂的原丝产能提高一倍，将原丝进口回日本织成布，并将部分织造外包给其最大竞争对手之一南亚塑胶。该公司披露，到 2027 年，Nittobo 大约 20% 的玻璃布预计由南亚织造。Hachemi 表示，英伟达直接联系 Nittobo 这样的上游材料供应商是前所未有的，并警告说，一旦英伟达锁定其份额，其他芯片买家将争夺剩余部分。

3D DRAM 与内存墙

内存是第三条战线。据 ServeTheHome 报道，在 Hot Chips 2026 上，d-Matrix 展示了其 Raptor 加速器，将计算单元直接堆叠在 DRAM 裸片之上。模型权重不断增长，KV cache 随上下文长度乘以批大小而扩大。ServeTheHome 举例：64 个用户在 1M 上下文下可能意味着大约 935GB 的 KV cache。这既是容量问题，也是带宽问题。

SRAM 能达到带宽目标，但规模很小。一对 Corsair SRAM 加速卡可达到约 300TB/s，延迟约 1 纳秒，但仅能容纳约 4GB。HBM 解决了容量问题，但在带宽上受限，据 d-Matrix 称，对于英伟达 Vera Rubin 和 AMD Instinct MI455 这类 HBM4 封装，实际上限约为 20TB/s。堆叠的 3D DRAM 介于两者之间：垂直 3D IO 的成本约为 0.3 到 0.4 pJ，比 HBM 低约 10 倍，因为它是无 PHY 的毫米级通路，而非厘米级的中介层走线。

Raptor 采用 36 微米面对面堆叠，将一颗台积电 N4 逻辑裸片置于 3D DRAM 裸片之上，d-Matrix 称这一工艺成熟、低成本、可高量产且良率高。每张卡容纳 32GB，d-Matrix 表示，72 卡扩展可以承载 Kimi K3 这样的前沿模型，在 1M 上下文下使用 4 比特权重和 8 比特 KV cache。

工程尚未完成。d-Matrix 称，一个 1-Hi 逻辑在上的堆叠，在功耗不超过 0.5 W/mm2 时，可以液冷并将 DRAM 温度保持在 100C 以下。其裸片有 840 个 bank，扣除 72 个备用后为 768 个，分布在 256 个通道上，即每通道 3 个 bank。128B 的 flit 无法整除，因此单次访问返回 96B，两次访问取回 192B，在接近 33TB/s 时浪费约 33% 的带宽。其流式分块方案将一个 32B 的部分访问分摊到三个 flit 上，将过度取数降至零。

还有 I/O 功耗。以 0.37 pJ/bit 传输 100TB/s，仅 I/O 功耗就达 296W，而传统 DBI 可节省 20%。HBM 能使用 DBI，是因为其多周期突发让 PHY 能看到完整突发。d-Matrix 的单周期 256 位 3D-DRAM 链路没有突发，也没有边带引脚来指示反转选择，因此改用流翻转，将每个 flit 与前一个比较，必要时进行反转。

这些技术不会自动到位。RISC-V 加速器蓝图、一种封装布的近乎垄断，以及堆叠 DRAM，都必须在下一代数据中心芯片出货前协调一致。