AI加速器内部真相：T玻璃、HBM与解码瓶颈

据Tom's Hardware报道，Nittobo掌控着全球T玻璃市场约90%的份额。T玻璃是一种低热膨胀系数（low-CTE）的玻璃布，用于IC基板的有机芯层。Nittobo正将福岛工厂的产能提升至三倍，但新增供应要到2027年年中才能进入市场。

缺口已体现在价格和交期上。T玻璃价格上涨了20%到30%，铜箔层压板等下游材料的交期从正常的8到10周拉长至20周以上。元大证券分析师Bill Ho对Tom's Hardware表示：“现在T玻璃供应更加紧张，供应商已不再提供交期。”压力最先出现在销售团队无法维持几天的报价上，随后体现在无晶圆厂设计公司制定发布窗口的时间表上。供应链上没人愿意公开说这种紧张会持续多久，因为没人想成为判断错误的那一个。

为什么基板比晶体管数量更重要

AI加速器不是一颗芯片，而是一个封装体：包含逻辑裸片、内存堆栈、中介层，以及将所有部分连接到印刷电路板上的基板。当封装体反复升温和降温时，基板的有机芯层必须保持平整。一旦翘曲，裸片之间的微观连接就会断裂。T玻璃的作用就是维持尺寸稳定，其介电常数和热膨胀系数正是为这一任务调校的。

Yole Group跟踪IC基板供应链的分析师Bilal Hachemi对Tom's Hardware Premium表示，替换T玻璃并不简单。他说：“T玻璃具有特定的介电常数和热膨胀系数，更适合AI芯片，尤其是有机芯层。”他还指出，行业结构会将小的需求冲击放大为短缺：IC基板业务历来利润微薄，因此“对积层材料、ABF材料或T玻璃的任何需求增长都可能造成潜在短缺，因为这违背了行业基本面”。这种结构早于AI热潮就已存在。它是为基板需求缓慢且可预测增长的市场建立的，并未针对单一产品周期能让订单在一年内翻倍的市场进行重建。

需求端的情况很明确。每一代AI加速器都使用更大的中介层和更复杂的基板，意味着单位产品消耗更多材料。根据Tom's Hardware引用的Nvidia数据，中介层面积从Hopper的814mm²增长到Blackwell的1700mm²，增幅109%，即将推出的Rubin和Feynman世代将进一步扩大。

美国银行估计，Nittobo电子材料部门的销售额将从2025年的409亿日元（2.66亿美元）增长到2028年3月的877亿日元，接近翻倍，营业利润率接近48%。美国银行研究分析师Takashi Enomoto说：“T玻璃布的需求很可能比原先预期增长得更多。”他补充说，此前关注点一直放在用于GPU和CPU封装的厚T玻璃上，但随着领先制程器件逐步弃用E玻璃，超薄T玻璃的需求可能上升。

Nittobo没有坐等。除了福岛工厂，它正在将台湾工厂的原丝产能翻倍，并将纱线运回日本织造，同时与南亚塑胶（Nanya Plastics）达成合作协议，将部分织造外包。Tom's Hardware指出其中的象征意义：Nittobo正在与其最大的竞争对手之一合作。到2027年，Nittobo约20%的玻璃布预计将由南亚塑胶织造。

内存是瓶颈的另一半

如果说基板决定封装体能否制造出来，那么内存决定其响应速度。d-Matrix在Hot Chips 2026上介绍Raptor加速器时算了一笔账，ServeTheHome对此进行了报道。模型权重持续增长，KV缓存随上下文长度乘以批大小而扩大，因此64个用户在1M上下文下可能意味着大约935 GB的KV缓存。

计算与内存的分野体现在推理的两个阶段。预填充（Prefill）并行处理大量提示词token，受计算吞吐量限制。解码（Decode）一次生成一个token，通常受内存带宽限制。由于解码主导实际运行时间，带宽优化是关键。SRAM能达到带宽目标，但规模极小：一对Corsair SRAM加速卡达到约300 TB/s，延迟约1 ns，容量仅约4 GB。一个6T SRAM单元比DRAM单元大约10倍。

HBM解决了容量问题，但未解决带宽问题。d-Matrix指出，Nvidia Vera Rubin和AMD Instinct MI455等HBM4封装的实际上限约为20 TB/s，受引脚速率、I/O宽度以及约8到16个堆栈的封装边缘长度限制。带宽还伴随功耗代价：在2.4 pJ/bit下，通过HBM推送100 TB/s在计入任何互连流量之前就要消耗约1.92 kW。

“我们第一次看到Nvidia这个终端客户主动接触上游材料供应商，以锁定产能并确保获得供应。”Yole Group的Bilal Hachemi对Tom's Hardware说

d-Matrix的方案是将计算直接堆叠在DRAM裸片上。一颗台积电N4逻辑裸片通过36 um面对面堆叠放置在3D DRAM裸片上。垂直3D IO能耗约为0.3到0.4 pJ，比HBM低约10倍，因为它是毫米级路径，而非厘米级的中介层走线。该公司称，一个1-Hi逻辑在上的堆栈在不超过0.5 W/mm²时可采用液冷，并将DRAM温度保持在100 C以下。

集成是优雅之处终结的地方。每个张量引擎每次访问需要128B flit，而32B bank每次列访问提供32B，计算得出每通道需要4个bank。该裸片有840个bank，扣除72个备用后剩768个，分布在256个通道上，即每通道仅3个bank。流式分块（Stream blocking）通过共享一次不完整的32B访问来解决这种不匹配，将其分摊给三个flit，因此96B的4次访问可供给128B的3个flit。在每卡32GB、4位权重和8位KV缓存下，d-Matrix将Kimi K3这类前沿模型在1M上下文下装入单个72卡机架。

设计循环正在被自动化，但进度不均

封装和内存是物理约束，设计时间则是经济约束。Nvidia计算工程副总裁兼总经理Tim Costa对记者表示，到2030年，行业预计将生产2万亿颗芯片，每月处理约4100万片晶圆，单个封装体接近一万亿个晶体管。据The Next Platform报道，他说：“传统设计流程根本无法跟上这种规模的挑战。”

Nvidia正在将其基于Arm的Vera CV100 CPU部署到自身的EDA工作流中，包括仿真、形式验证和物理实现。Costa表示，早期测试显示Vera运行Synopsys VCS和Cadence Jasper的性能是AMD Epyc Torrent系统的1.5倍。Cadence声称其AI Super Agents可同时运行数百次仿真，将寄存器传输级（RTL）验证周期加快40倍；Synopsys称其自主验证工作流可将经过验证的RTL交付速度提高50倍。这些都是厂商数据。SemiEngineering指出，向专用智能体的转变正在编排、集成和护栏方面带来新问题，AI生成的结果在签核前仍需验证。

SemiEngineering报道的Cadence ChipStack AI Super Agent的一个数据点表明，收益不仅关乎速度。该公司报告称，与纯基础模型代码生成相比，面积减少约24%，功耗降低18%。

这些都没有消除上游约束。更大的中介层需要更多T玻璃，更大的模型需要更多内存带宽。Nvidia直接联系Nittobo，Hachemi称这在供应链的这一环节前所未有，这本身说明了真正的稀缺所在。他指出的担忧很直接：一旦Nvidia锁定其份额，其他芯片买家只能争抢剩余部分。新建晶圆厂需要数年，新建一座运行在1600到1700°C之间的玻璃布熔炉同样如此。